ID del artículo: 000084197 Tipo de contenido: Resolución de problemas Última revisión: 03/08/2023

¿Por qué los cambios de ECO en la cadena de retardo D3 1 no se implementan correctamente?

Entorno

  • Intel® Quartus® Prime Standard Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión 14.0 y anteriores del software Quartus®, es posible que los cambios ECO en la cadena de retardo D3 1 no se implementen correctamente. El cambio no surte efecto y no se observa ninguna diferencia en la lista de conexiones de temporización o en el hardware.

    Este problema afecta a dispositivos Arria® V y Cyclone® V.

    Resolución

    Para evitar este problema, no utilice el flujo ECO para modificar la configuración de la cadena de retardo D3 1.

    Puede establecer el valor de la cadena de demora D3 1 mediante la asignación D3_DELAY y recompilando el diseño.

    Está previsto que este problema se solucione en una versión futura del software Quartus® II.

    Productos relacionados

    Este artículo se aplica a 2 productos

    FPGA de SoC y FPGA Arria® V
    FPGA de SoC y FPGA Cyclone® V

    Descargo de responsabilidad

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