ID del artículo: 000084096 Tipo de contenido: Resolución de problemas Última revisión: 16/03/2023

¿Por qué mi reconfiguración PLL Intel® FPGA IP se produce en el tiempo?

Entorno

    Avalon ALTPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

La frecuencia máxima de las entradas de reloj y scanclk reconfiguración para la mgmt_clk reconfiguración de PLL se especifica en las hojas de datos del dispositivo respectivas para los dispositivos Stratix® V, Arria® V y Cyclone® V con el símbolo tDYNACONFIGCLK.

 

Resolución

La Intel® FPGA IP de reconfiguración PLL podría requerir una frecuencia de reloj menor para lograr el cierre de la sincronización.  Debe utilizar el analizador de sincronización para asegurarse de que su elección de frecuencia de reloj para mgmt_clk y/o scanclk cumplirá con los requisitos de temporización del dispositivo seleccionado.

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