Error de sintaxis de simulación DSP de punto flotante, ";

Debido a un problema en la versión 15.1 del software Intel® Quartus® Prime y versiones anteriores, es posible que vea uno de los siguientes errores de simulación al simular el componente DE IP DSP de punto flotante para Intel® Arria® 10 dispositivos.

Mentor:

# ** Error: (vlog-13069) ./.. /.. /altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID> (46): cerca de ";": error de sintaxis, inesperado \';\', expecting \')\'.

Cadencia:

ncvlog: *E, EXPRPA (./.. //.. /altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID>,46|1): espera un parentesco derecho (\')\') [12.1.2][7.1(IEEE)].

Synopsys:

Error de sintaxis Error-[SE]
La siguiente fuente de verilog tiene un error de sintaxis:
"./.. /.. //.. /altera_fpdsp_block_151/sim/<moduleSpecificName>_altera_fpdsp_block_<versionSpecificID>.sv",
46: el token es \';\'
);

Para solucionar este problema, realice cualquiera de las siguientes acciones:

1. Genere la versión VHDL de la PI y utilícelo en simulaciones.
2. Modifique el archivo de variación creado en / altera_fpdsp_block_151/sim/_altera_fpdsp_block_.sv y cambie la siguiente línea:

.chainout(chainout)

Para:

.chainout(chainout)

Nota: La ubicación del archivo se encuentra en la versión 15.0 o 15.1, por lo que la ruta de acceso al directorio puede ser /altera_fpdsp_block_150 o /altera_fpdsp_block_151.

Este problema se corrigió en el Intel® Quartus® Software Prime v16.0.