ID del artículo: 000083248 Tipo de contenido: Mensajes de error Última revisión: 07/08/2023

Error (180000): PLL fraccionario intenta compensar varios árboles de reloj LVDS, pero solo puede compensar un árbol de reloj LVDS (1 ubicación afectada)

Entorno

    Software Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Verá este mensaje de error cuando intente utilizar un PLL de banco lateral para controlar los relojes ALTLVDS en los bancos superiores o inferiores en familias de dispositivos que solo admiten el SERDES sincrónico de origen en los bancos superior e inferior.

Para impulsar canales SERDES sincrónicos de fuente de banco superior o inferior, debe utilizar un PLL en el mismo borde del dispositivo que los pines de E/S LVDS.

Resolución

Este es un no-fit válido. El diseño falló en la propagación de restricciones donde el usuario restringe pll fraccional a FRACTIONALPLL_X0_Y46_N0 porque esta ubicación no impulsa LVDS.
El árbol del reloj LVDS generalmente se extiende a través de los bordes superior e inferior.

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