ID del artículo: 000083089 Tipo de contenido: Resolución de problemas Última revisión: 14/02/2023

¿Por qué el diseño de ejemplo dinámico generado por PI de Ethernet de 25G falla la sincronización en los dispositivos Intel® Stratix®10 FPGA ES1 y ES2?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet FPGA IP Intel® de 25G
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a un problema en Intel® Quartus® software Prime Pro Edition versión 18.0, el diseño de ejemplo generado dinámico de la PI de Ethernet 25G podría fallar el cierre de la sincronización.

    Las variantes afectadas son las siguientes:

    • 25G con diseño de ejemplo IEEE 1588
    • Diseño de ejemplo de 10G/25G con IEEE 1588
    • 25G con el diseño de ejemplo de IEEE 1588 y RSFEC
    • Diseño de ejemplo de 10G/25G con IEEE 1588 y RSFEC

     

     

    Resolución

    Inicie El explorador espacial de diseño II y realice un barrido de semillas para obtener la mejor calidad de colocación del ajustador, ya que el modelo de temporización de Intel® Stratix® 10 FPGA aún está en la etapa preliminar a la espera de la caracterización de la ingeniería.

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

    Descargo de responsabilidad

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