ID del artículo: 000083085 Tipo de contenido: Resolución de problemas Última revisión: 27/11/2024

¿Por qué la PI soft Ethernet 100G generada Stratix® con diseño de ejemplo RS-FEC no completa la simulación?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet FPGA IP Intel® de 100 G de baja latencia para Arria® 10 y Stratix® V
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en el banco de pruebas de simulación del diseño de ejemplo generado por la versión 17.1.1 del software Quartus® Prime Pro, la simulación no se completa. Verá que la simulación se cuelga en el paquete 10 como se muestra a continuación.

    ***************************************************

    Reciba listo ******************

    ***************************************************

    Transmisión de datos de prueba

    ** Envío de paquete 1...

    ** Enviando paquete 2...

    ** Enviando paquete 3...

    ** Enviando paquete 4...

    ** Enviando el paquete 5...

    ** Enviando paquete 6...

    ** Enviando el paquete 7...

    ** Enviando el paquete 8...

    ** Enviando paquete 9...

    ** Enviando el paquete 10...

    Resolución

    Para evitar este problema, reemplace el banco de prueba generado originalmente <su proyecto de ejemplo>/example_testbench/basic_avl_tb_top.v con este nuevo banco de pruebas.

    Este problema está programado para ser solucionado en una versión futura del Software Quartus® Prime Pro.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

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