ID del artículo: 000082655 Tipo de contenido: Información y documentación sobre productos Última revisión: 16/03/2023

¿Cómo puedo restablecer los bits de la función ALTLVDS_RX mega en Arria® dispositivos V y Cyclone® V?

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • Avalon ALTPLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    El rx_cda_reset puerto de entrada del ALTLVDS_RX no es compatible con los dispositivos Arria® V GX, GT, SX y ST, ni en los dispositivos Cyclone® V que comienzan con la versión 12.1 del software Quartus® II.  El bitsfolio, también conocido como alineación de datos, se establece en la posición de latencia cero (reinicio) mediante la afirmación de pll_areset.

    Tenga en cuenta que el modelo de simulación RTL no restablece los bits cuando se afirma pll_areset.  Este es un problema solo con el modelo de simulación RTL.  El modelo de simulación de RTL está programado para ser fijo en una versión futura del software Quartus II.

     

     

    Resolución

    La latencia de bits en bits se establecerá en la posición cero cuando se afirme pll_areset en la simulación a nivel de puerta y en el hardware.

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