Problema 155552: Versión 1.6
En las Pautas de conexión de pines, indica: "Si está utilizando un nivel de velocidad de -1 o -2 núcleo, debe conectar el núcleo VCC a 0,9 V", pero esto es solo parcialmente correcto y se actualizará para indicar: "Si está utilizando un grado de velocidad de -1 o -2 núcleo, debe conectar el núcleo VCC a 0,9 V, si está utilizando un nivel de velocidad de núcleo de -2L, debe conectar el núcleo VCC a 0,85 V".
Problema 80577: Versión 1.4
Las versiones 1.4 y las pautas de conexión de pines omitiron que se necesitan resistencias de calibración de precisión RREF si se utiliza alguna PLL. Esto es independiente del uso de canales de transceptores o E/S REFCLK dedicados.
Problema 63751: Versión 1.3
DCLK no aparece como un pin de doble propósito. DCLK se puede configurar como un pin de E/S del usuario después de la configuración cuando el modo de configuración es el modo activo.
Problema 34856: Versión 1.2
Hay un error con VCELE, VCCPGM y VCCPD.
Las páginas 12, 14, 16 y 18 expresan lo siguiente: "VCCPD debe ser mayor que O igual a VCCPGM".
Las pautas de conexión de Intel® Stratix® V Pin se corregirán para indicar: "VCCPD debe ser mayor que O igual que VEADA".
Problemas resueltos:
Problema 376579: Versión 1.1
El nombre de CLK[1:27]p/n, el tipo de pin, la descripción del pin y las pautas de conexión son incorrectas. Estos pines de reloj tienen una funcionalidad de propósito doble y se pueden utilizar como pines de salida. Estas son las correcciones que aparecerán en una versión futura de este documento:
Nombre del pin: CLK[0:27]p/n
Tipo de pin: E/S, entrada de reloj
Descripción de pines: También se pueden utilizar pines de entrada de reloj de alta velocidad dedicados para entradas y salidas de datos. En estos pines se admiten la entrada diferencial OCT Rd, la entrada OCT Rt de un solo extremo y la salida OCT Rs de un solo extremo.
Pautas de conexión: Los pines no utilizados se pueden atar a GND o quedar desconectados. Si no está desconectado, utilice las opciones programables del software Quartus II para polarizar internamente estos pines. Se pueden reservar como entradas de triple estado con resistencia de extracción débil habilitada o como salidas que impulsan GND.
Problema 369370, versión 1.1
Las Pautas de conexión de Stratix® V Pin proporcionan la información incorrecta para PORSEL. En Stratix dispositivos V no hay ningún pin PORSEL y la configuración de pines MSEL tiene en cuenta la selección de la por. Para obtener más información sobre la configuración de demora de POR, consulte el Cuadro 9-4 del Capítulo 9. Actualizaciones de configuración, seguridad de diseño y sistema remoto en dispositivos Stratix V (PDF).
Problema 367942, versión 1.1
Las Pautas de conexión de Stratix® V pin proporcionan la información incorrecta para VCC, VCCHIP_[L, R], y VCCHSSI_[L, R] con respecto a los requisitos de uso compartido de la fuente de alimentación y la conexión para los pines RZQ_[#] cuando se utiliza la terminación calibrada en el chip [OCT].
Cuando se utilizan VCCHIP_[L, R] y VCCHSSI_[L, R], deben compartir el mismo regulador que VCC. La versión 1.1 del PCG dice incorrectamente que "pueden" compartir la misma fuente en las siguientes ubicaciones:
- Pautas de conexión para VCC (página 9)
- Pautas de conexión para VCCHIP_[L,R] (página 11)
- Pautas de conexión para VCCHSSI_[L,R] (página 11)
- Notas para VCC, VCCHIP_[L,R] y VCCHSSI_[L,R] (página 14)
Además, en todos estos casos, la afirmación indica: "Sin embargo, si VCORRP, VCCHSSI y VCC no comparten la misma fuente, entonces VCC debe ampliarse completamente antes de que V COMPAREP y VCCHSSI estén encendidos" se eliminarán.
Las pautas de conexión para RZQ_[#] en la página 9 indicaron incorrectamente: "Cuando utilice OCT, ate estos pines a los bancos requeridos V PEDIR a través de una resistencia de 240-ohm o 100 ohm, dependiendo de la impedancia de OCT deseada".
Las pautas de conexión para RZQ_[#] deben indicar: "Cuando se utiliza OCT ate estos pines a GND a través de una resistencia de 240 ohm o 100 ohm, dependiendo de la impedancia de OCT deseada".