Problema crítico
Si su diseño contiene varias IPs JESD204B con diferentes configuraciones, puede ver la siguiente advertencia en Intel® Quartus® versión de software Prime Pro 15.1 o posterior durante la etapa de análisis y síntesis.
Cuando se enfoca en Intel Stratix® 10 dispositivos:
Advertencia (16817): Advertencia Verilog HDL en altera_xcvr_rcfg_10_reconfig_parameters.sv: sobrescribir la definición anterior de módulo altera_xcvr_rcfg_10_reconfig_parameters
Cuando se enfoca en dispositivos Intel Arria® 10 o Intel Cyclone® 10 GX:
Advertencia (16817): Advertencia Verilog HDL en altera_xcvr_native_a10_reconfig_parameters.sv: sobrescribir la definición anterior de altera_xcvr_native_a10_reconfig_parameters paquete
Si su diseño no depende de los archivos del paquete *_reconfig_parameters.sv para realizar la reconfiguración del transceptor, es seguro hacer caso omiso de la advertencia.
Si el diseño debe incluir los paquetes de reconfiguración, asegúrese de la singularidad de cada uno de los paquetes cambiando el nombre de los paquetes.
Por ejemplo, un diseño que contiene dos interfaces RX simples con diferentes velocidades de datos, asigne un nombre único cambiando el módulo de paquete de:
paquete altera_xcvr_native_a10_reconfig_parameters;
Para:
paquete altera_xcvr_native_a10_reconfig_parameters_inst1;
En la primera instancia de RX y cambiando a otro nombre único:
paquete altera_xcvr_native_a10_reconfig_parameters_inst2;
En la segunda instancia de RX.
Luego, importe esos paquetes a su diseño según sus requisitos de diseño.