ID del artículo: 000081527 Tipo de contenido: Resolución de problemas Última revisión: 16/03/2023

¿Por qué no puedo seleccionar un valor en el editor de parámetros para "Lectura durante la escritura de puerto mixto para ram de reloj de entrada única" al dirigirme al tipo de memoria MLAB cuando no se utilizan los registros de dirección d...

Entorno

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Los tipos de memoria MLAB solo admiten un valor específico de "lectura durante la escritura de puerto mixto para una sola RAM de reloj de entrada" cuando se están utilizando tanto los registros de dirección de lectura como los registros de salida.

Si se deshabilita cualquiera de estas etapas de registro, la memoria MLAB no le importará las operaciones de lectura durante la escritura de puertos mixtos.

Resolución

Ninguno

Productos relacionados

Este artículo se aplica a 10 productos

FPGA Stratix® IV E
FPGA Stratix® III
FPGA Stratix® IV GT
FPGA Stratix® IV GX
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GX
FPGA Arria® II GX
FPGA Stratix® V GT
FPGA Arria® II GZ

1

El contenido de esta página es una combinación de traducción humana y automática del contenido original en inglés. Este contenido se proporciona únicamente para su comodidad como información general y no debe considerarse como completo o preciso. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.