ID del artículo: 000081471 Tipo de contenido: Mensajes de error Última revisión: 04/03/2013

Error interno: Subsistema: TIS_RC, Archivo: /quartus/tsm/tis/tis_physical_timing_av_ffpll.cpp, Línea: 584

Entorno

    Edición de suscripción de Intel® Quartus® II
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 12.0 y posteriores del software Quartus®, es posible que veas este error durante el Fitter si tu diseño apunta a un diseño FPGA de Stratix® V que contiene un Intel® FPGA IP PLL con un reloj de salida que no está conectado.

Resolución

Para evitar este problema, conecte el reloj de salida de bucle de bloqueo de fase (PLL) a la lógica deseada o quítelo de la creación de instancias del Intel® FPGA IP PLL.

Este problema se solucionó a partir de la versión 12.1.1 del software Quartus®.

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Este artículo se aplica a 4 productos

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