Problema crítico
Descripción
Con el decodificador variable, cuando el Número de comprobación
symbols y los valores de Symbols per codeword son
similar, por ejemplo, 5 y 6, respectivamente, la interfaz Avalon-ST
en el lado de la fuente falla y el y eop se sop superponen.
Este problema afecta a todos los diseños de decodificador variable HDL Verilog.
El diseño falla la simulación.
Resolución
Para evitar este problema, cree un modelo de diseño VHDL y utilice el comando Banco de prueba VHDL.
Este problema se solucionará en una versión futura de Reed-Solomon Compilador.