Descripción
Cuando compile la PI de Ethernet de triple velocidad (TSE) en modo LVDS para dispositivos de Arria® V, recibirá los siguientes mensajes de advertencia durante el análisis y la síntesis:
Advertencia: El puerto OUTCLK del PLL no está conectado correctamente en <instancia>. El puerto de reloj de salida del PLL debe estar conectado.
Información: Debe estar conectado
Resolución
El motivo de esta advertencia se debe a que ALTLVDS_RX genera un reloj PLL lento a pesar de que está en modo CDR suave y solo se está utilizando el reloj DPA.
La advertencia simplemente indica que el PLL de reloj lento no tiene fanouts.
Por lo tanto, este mensaje de advertencia se puede ignorar de forma segura.