Sí, hay un problema con la configuración de la tasa de giro DCLK para dispositivos Cyclone® III en la versión 7.1 del software Quartus® II. El software establece incorrectamente una tasa de giro DCLK más lenta en modo de usuario para los esquemas de configuración de serie activa (AS) Cyclone III y paralelo activo (AP). La tasa de giro DCLK es correcta durante la configuración. El DCLK tiene un giro más lento en el modo de usuario que durante la configuración. Cuando se opera correctamente, la tasa de giro de DCLK debería permanecer sin cambios entre la configuración y el modo de usuario.
Con la versión 7.1, el impacto en el desempeño del diseño depende de la frecuencia (Fmax) de la interfaz del diseño con el dispositivo flash y el diseño de la placa. Cuanto más cerca esté el diseño de las especificaciones máximas de diseño, más probable es que se observe un impacto en el rendimiento.
Este problema sólo afecta al diseño si utiliza la interfaz flash durante el modo de usuario con esquemas de configuración Cyclone III AS o AP.
Este problema se solucionó a partir de la versión 7.1 SP1 del software Quartus.