Al simular el diseño que utiliza IP de controlador de memoria Altera a través de nativelink en la versión 8.0 y anteriores del software Quartus® II para dispositivos Stratix® II GX, obtendrá el siguiente error en Modelsim®
# ** Error: (vsim-3033) C:/path of the design/<instance_name>_phy_alt_mem_phy_sii.v: Error en la instanciación de 'stratixii_io'. No se encontró la unidad de diseño.
El error se debe a que la lista de conexiones de simulación se genera utilizando Stratix dispositivo II, pero la familia seleccionada es Stratix II GX y el vínculo nativo no incluye Stratix biblioteca de simulación de átomos II cuando la familia se selecciona como Stratix II GX.
Para solucionar este problema:
1. Ejecute el siguiente comando TCL en la consola TCL de Quartus II ( View -> Utility Window -> TCL Console) o incluya el comando en el archivo QSF para su proyecto:
Para Verilog Design:
set_global_assignment -name EDA_DESIGN_EXTRA_ALTERA_SIM_LIB -section_id eda_simulation stratixii_ver
Para VHDL Design:
set_global_assignment -name EDA_DESIGN_EXTRA_ALTERA_SIM_LIB -section_id eda_simulation stratixii
2. Ejecute la simulación nativelink después de ejecutar los comandos TCL. La simulación se ejecutará sin ningún error.
Este problema se solucionará en la versión futura del software Quartus II.