Descripción
Sí, cuando utiliza LVPECL en una entrada de reloj dedicada en un banco de E/S de fila, las versiones 7.2 SP3 y anteriores del software Quartus® II le permiten asignar estándares de E/S de 3,0 V y 3,3 V a los pines de salida en el mismo banco que la entrada de reloj LVPECL.
Cuando se utiliza LVPECL en un pin de entrada de reloj dedicado situado en un banco de filas en dispositivos Stratix® III, VCCPD debe estar conectado a 2,5 V. Cuando VCCPD se conecta a 2,5 V, el banco de E/S solo puede admitir operaciones de salida para voltajes menores o iguales a 2,5 V.
Está previsto que este problema se solucione en una versión futura del software Quartus II.