En comparación con el PLL Cascading convencional; la función en cascada Altera_PLL utiliza una ruta de reloj en cascada dedicada entre un par de fPLLs para lograr un mejor desempeño de jitter y ahorrar recursos de reloj globales.
Descargue este documento instructivo para aprender la configuración en cascada de Altera_PLL utilizando megafunción e implementación.
1
Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.
El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.