ID del artículo: 000081108 Tipo de contenido: Resolución de problemas Última revisión: 31/12/2013

¿Por qué veo infracciones de sincronización cuando utilizo la Arria V 10GBaseR PHY soft PCS?

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • Reloj
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión 13.0 del software Quartus® II, es posible que vea violaciones de sincronización de instalación o retención en la lógica de PCS suave cuando utiliza el PHY 10GBaseR del dispositivo Arria® V. Esto se debe a la promoción del reloj PMA a una Red Global de Relojes que introduce el sesgo de reloj.

    Resolución

    Para corregir las infracciones de temporización, puede agregar las siguientes asignaciones de QSF a su diseño.

    • set_instance_assignment -name GLOBAL_SIGNAL "PERIPHERY CLOCK" -to *altera_xcvr_10gbaser*av_rx_pma|clkdivrx
    • set_instance_assignment -name GLOBAL_SIGNAL "PERIPHERY CLOCK" -to *altera_xcvr_10gbaser*av_tx_pma|clkdivtx

    Este problema se solucionará en una versión futura del software Quartus II.

    Productos relacionados

    Este artículo se aplica a 2 productos

    FPGA de SoC y FPGA Arria® V
    FPGA Arria® V GT

    Descargo de responsabilidad

    1

    Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

    El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.