ID del artículo: 000081096 Tipo de contenido: Resolución de problemas Última revisión: 13/02/2006

Si mi archivo de diseño HDL Verilog tiene varios casos listados en una sola línea de una declaración de caso, solo el primer caso parece estar implementado en el diseño sintetizado. ¿Por qué?

Entorno

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción El software MAX PLUS® II no admite múltiples casos escritos en una línea de una declaración de caso en diseños HDL Verilog.

Por ejemplo, el código siguiente solo implementará el primer caso, ignorando el segundo:

caso(a)
  2'b00, 2'b11:  b <= 1;
  predeterminado:  b <= 0;
Caso final

Para evitar este problema, debe asignar cada caso en una línea separada:

Caso(a)
  2'B00: B <= 1;
  2'b11: b <= 1;
  valor predeterminado: b <= 0;
Caso final

Este problema se corrigió en las versiones de software MAX PLUS II 9.2 y superiores.

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