ID del artículo: 000081065 Tipo de contenido: Resolución de problemas Última revisión: 28/01/2014

¿Por qué mi diseño de configuración mediante protocolo (CvP) cuelga el bus PCIe después de que se carga un tejido de núcleo CvP?

Entorno

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

El bus PCIe® puede bloquearse cuando se utiliza CvP Update with Revision Flow si alguna partición que se utiliza para CvP queda vacía. Las opciones en el software Quartus® II al crear una partición para CvP Update con Revision Flow son Empty, Source, Post-Fit y Post-Synthesis. El valor predeterminado es Vacío para cumplir con los requisitos de reconfiguración parcial.

Resolución

Cuando utilice CvP Update con Revision Flow, asegúrese de que ninguna partición CvP utilice la opción Empty. Asegúrese de que todas las particiones especifiquen Fuente, Post-Ajuste, o Post-Síntesis basado en la necesidad del sistema.

Productos relacionados

Este artículo se aplica a 13 productos

FPGA de sistema integrado en chip Cyclone® V SX
FPGA Cyclone® V GT
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Cyclone® V GX
FPGA Stratix® V GS
FPGA Arria® V GZ
FPGA SoC Arria® V SX
FPGA de sistema integrado en chip Cyclone® V ST
FPGA SoC Arria® V ST
FPGA Arria® V GT
FPGA de sistema integrado en chip Cyclone® V SE
FPGA Arria® V GX

1

Descargo de responsabilidad

1

Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

El contenido de esta página es una combinación de traducción humana y automática del contenido original en inglés. Este contenido se proporciona únicamente para su comodidad como información general y no debe considerarse como completo o preciso. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.