Las versiones 7.0 y anteriores del software Quartus® II pueden generar este mensaje de advertencia si utiliza una variable para controlar un bucle en HDL Verilog como en el ejemplo siguiente:
si ( !rst_n )
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para ( i = 0; i < profundidad; i = i 1)
mem[i] = {width{1'b0}} ;
Final
Este problema se solucionó a partir de la versión 7.1 del software Quartus® II.
En el ejemplo anterior, las versiones 7.0 y anteriores del software Quartus II emiten la advertencia para una variable de bucle temporal que no es una señal en el diseño final. En el ejemplo, la variable "i" se usa para el bucle y se inicializa antes del comienzo del bucle en el código Verilog, pero no se usa en el resto del código. El software sintetiza un pestillo para esta variable temporal. En la lista netlist de diseño final, el latch no impulsa la lógica, por lo que se elimina. Sin embargo, el software emite la advertencia de bloqueo inferido antes de eliminar las señales sin diseminación.
A menos que se refiera a la variable fuera de la construcción always, la síntesis del software Quartus II elimina el pestillo y puede ignorar la advertencia.