ID del artículo: 000080828 Tipo de contenido: Resolución de problemas Última revisión: 18/08/2023

¿Por qué los bits estables y válidos de resolución dentro del registro de estado de la entrada de video sincronizado II Intel® FPGA IP atascados en 0?

Entorno

    Intel® Quartus® Prime Standard Edition
    Intel® Quartus® Prime Pro Edition
    Entrada de video sincronizado II (listo para 4K) FPGA IP Intel®
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema con la Intel® FPGA IP de entrada de video sincronizado II (listo para 4K) en Intel® Quartus® software Prime versión 17.0, es posible que observe el problema anterior si está utilizando el modo de sincronización integrado.

Resolución

No hay ninguna solución para este problema.

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