ID del artículo: 000080827 Tipo de contenido: Resolución de problemas Última revisión: 20/12/2022

¿Por qué el Avalon®-MM Intel® Stratix® 10 Hard IP para el ejemplo de diseño generado dinámicamente por PCI* Express IP falla la sincronización en Intel® Stratix® dispositivos 10 ES1 y ES2?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Hard IP Avalon-MM Intel® Stratix® 10 para PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a un problema con el software Intel® Quartus® Prime Pro Ediiton versión 18.0 y 18.1, el hard IP Avalon®-MM Intel® Stratix® 10 para el ejemplo de diseño generado dinámico de PCI Express IP falla el análisis estático de la sincronización.

    Resolución

    Este problema se ha solucionado a partir de la Intel® Quartus® software Prime Pro Edition versión 18.1.1.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

    Descargo de responsabilidad

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