Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 20.3, es posible que los relojes PCIe no se generen correctamente cuando hay varias transmisiones de Avalon® Intel P-Tile para instancias de PCI Express con diferentes configuraciones. Este problema se produce en diseños dirigidos a dispositivos Intel Agilex® (P-Tile). El archivo SDC generado por IP incluye ejemplos de coincidencias de la ruta de reloj. Esto da lugar a que solo se lea correctamente el primer archivo SDC de PCIe IP.
Para solucionar el problema, utilice el archivo SDC conectado para reemplazar el generado en la instancia de <IP>/intel_pcie_ptile_ast_310/synth/intel_ptile_pcie.sdc.
El problema se corrigió en la Intel® Quartus® Software Prime Pro Edition versión 20.4.