¿En qué condiciones podría la PHY de latencia determinista no lograr rx_syncstatus al implementar el protocolo OBSAI en Arria® V GZ y Stratix® V dispositivos?

Al implementar el protocolo OBSAI mediante phy de latencia determinista en Arria® V GZ y dispositivos Stratix® V, es posible que no logre rx_syncstatus cuando se envían patrones de INACTIVIDAD, IDLE_ACK y IDLE_REQ durante el proceso de enlace. Puede lograr la sincronización mediante la rx_patternalign o la afirmación de rx_digitalreset.

Esto aplica a la PHY de latencia determinista con la siguiente configuración:

• Velocidad de datos: 6,144 Gbps o 3,072 Gbps
• Ancho de datos DE PCB-PCS: 20 bits

Para solucionar este problema, siga estos pasos:

Para las versiones de software de Quartus® II antes de la versión 14.0:

1. Presentar una asistencia de Intel PreSales para obtener un parche de software (parche0.87).
2. Una vez instalado el parche, añada la siguiente asignación a su archivo de configuración de Quartus II (.qsf).
   set_global_assignment -name VERILOG_MACRO "SV_XCVR_CUSTOM_NATIVE_ASSERT_SYNC_STATUS_IMM=\"assert_sync_status_imm\""
3. Regenerar la PI PHY de latencia determinista.
4. Vuelva a compilar su diseño.

Para las versiones 14.0 y posteriores del software Quartus II:

1. Agregue la siguiente asignación a su archivo .qsf.
   set_global_assignment -name VERILOG_MACRO "SV_XCVR_CUSTOM_NATIVE_ASSERT_SYNC_STATUS_IMM=\"assert_sync_status_imm\""
2. Regenerar la PI PHY de latencia determinista.
3. Vuelva a compilar su diseño.
4. Si está implementando los protocolos CPRI y OBSAI en un solo dispositivo, abra una Asistencia para Intel PreSales para obtener más asistencia.