ID del artículo: 000080681 Tipo de contenido: Resolución de problemas Última revisión: 27/11/2024

¿Por qué el núcleo IP Ethernet 25G Stratix® 10 recibe paquetes erróneos aleatorios en condiciones abiertas?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Ethernet FPGA IP Intel® de 25G
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    En casos raros, el núcleo IP Ethernet 25G Stratix® 10 aún puede recibir paquetes erróneos aleatorios cuando opera en condiciones abiertas, es decir, no hay fibra o módulo QSFP28 conectado.

    Resolución

    Una solución para este problema es editar el parámetro SYNOPT_STRICT_SOP en el archivo contenedor IP de nivel superior a 1.

    Esta solución solo está disponible para diseños con la función de paso a través de preámbulo desactivada.

    Busque el archivo contenedor de variante de IP Ethernet 25G en /synth/<file_name>.v.

    En la instanciación de la versión específica de IP Ethernet 25G, cambie la configuración del parámetro SYNOPT_STRICT_SOP de (0) a (1).

    No regenere el núcleo IP Ethernet 25G. Compile su diseño.

    Archivo de variante de IP de diseño de ejemplo en /synth/ex_25g.v:

    ex_25g_alt_e25s10_191_dyjat6a #(

    . SYNOPT_READY_LATENCY (0),

    . SYNOPT_CORE_VAR (0),

    . SYNOPT_KHZ_REF_EN (0),

    . SYNOPT_RSFEC (0),

    . SYNOPT_DIV40 (1),

    . SYNOPT_LINK_FAULT (0),

    . SYNOPT_STRICT_SOP (1),

    . SYNOPT_PREAMBLE_PASS (0),

    Tenga en cuenta que puede observar datos basura en el bus l1_rx_data de 64 bits. El l1_rx_valid debe utilizarse como indicador para aceptar o ignorar los datos.

    Este problema está programado para ser solucionado en una versión futura del software Quartus® Prime Pro Edition.

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

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