Descripción
Debido a un problema con la Intel® FPGA IP Intel® Stratix® 10 CIC en Intel® Quartus® software Prime Pro Edition versión 18.1, puede observar que la salida de esta IP se atasca en 0 en la simulación cuando la IP está configurada con el tipo de filtro Decimador y la función "Habilitar factor de cambio de tasa variable" está activada.
Resolución
Para evitar este problema, cambie la entrada de datos sin procesar en cic_ii_0_example_design_tb_input.txt en el directorio test_data en el formato siguiente:
datos1, factor1
datos2, factor2
...
Por ejemplo:
0,8
16,8
...