ID del artículo: 000080665 Tipo de contenido: Información y documentación sobre productos Última revisión: 28/11/2024

¿Cómo proporciono el reloj del bus de interfaz avanzada (AIB) a la PI física de E-tile para Ethernet Stratix® 10 FPGA IP mediante un IOPLL o una PHY nativa en modo PLL?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • E-tile Hard IP para Ethernet FPGA IP Intel®
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a una restricción en la versión actual de E-Tile Hard IP para Ethernet Stratix® 10 FPGA IP, la fuente de reloj externa no se puede utilizar como entrada para proporcionar al reloj AIB.

    Resolución

    Esta capacidad está programada para ser añadida a una versión futura del Software Quartus® Prime.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

    Descargo de responsabilidad

    1

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