Debido a un problema en la versión 16.1 y posteriores del software Intel® Quartus® Prime Standard Edition, los resultados de ajuste no deterministas pueden tener diferentes sumas de comprobación de compilación incluso después de un proyecto limpio o de eliminar directorios de base de datos y incremental_db entre compilaciones. Este problema afecta a los diseños que contienen IP que utilizan las características de depuración relacionadas con JTAG, por ejemplo, fuentes y sondas en el sistema, Signal Tap, EMIF IP con depuración, etc.
Para evitar este problema en el software Intel® Quartus® Prime Standard Edition versión 16.1 y posteriores, pregenere unadirección IP ll en el proyecto antes de realizar la primera compilación.
Ejemplo:
qsys-generate InSystemSignalsProbesIP.qsys --synthesis=VERILOG --output-directory= InSystemSignalsProbesIP --family="Arria 10" --part=10AX115N1F45I1SGqsys-generate DDR4x16_IP.qsys --synthesis=VHDL --output-directory=DDR4x16_IP --family="Arria 10" --part=10AX115N1F45I1SG
Nota: Si utiliza el dispositivo Intel® Arria® 10, se recomienda migrar al software Intel® Quartus® Prime Pro Edition.