Debido a un problema en la versión 19.1 del software Quartus® Prime Standard Edition, es posible que vea este error durante la etapa de síntesis de la compilación. Este error interno se produce cuando se utiliza el software Synplify Pro* FPGA Synthesis para la síntesis.
Para solucionar este problema, utilice esta asignación:
set_global_assignment -name DISABLE_LEGACY_TIMING_ANALYZER ACTIVADO