Descripción
Debido a un problema en la versión 18.1 y anteriores del software Quartus® Prime Pro Edition, el analizador de sincronización no mostrará el valor RSKM siempre que se haya utilizado la IP de FPGA de Serdes de PLL RX LVDS externa en su diseño. Este problema se produce cuando se crea una instancia de IP de FPGA de Serdes de PLL RX LVDS en una instrucción generada.
Resolución
Para evitar este problema,
- Elimine -nowarn de la línea 400 sdc_util.tcl en <project_directory>\ip\ed_synth\<project_name>\altera_lvds_core20_<version>\synth.
- Evite usar la instrucción "generate" para la instanciación de IP de FPGA de LVDS Serdes en el código verilog/vhdl.
Este problema se solucionó a partir de la versión 19.1 del software Quartus® Prime Pro Edition.