Debido a un problema en DSP Builder para FPGAs versión 18.1 Update 2 y anteriores, es posible que vea este error cuando su diseño contiene subsistemas de importación HDL. Los subsistemas se procesan alfabéticamente: el error se produce cuando un subsistema de importación HDL es, alfabéticamente, el último subsistema del diseño.
Para evitar este problema, cree un subsistema programado sin jerarquía intenal y un nombre que aparece más tarde alfabéticamente que el subsistema de importación HDL. Es importante que el subsistema alternativo no tenga jerarquía interna, ya que los subsistemas con jerarquía interna cambian de nombre cuando se acopla la jerarquía del sistema.
Está previsto que este problema se corrija en una versión futura de DSP Builder for Intel® FPGAs.