ID del artículo: 000080394 Tipo de contenido: Resolución de problemas Última revisión: 18/01/2023

¿Por qué el Altera PI DE LVDS SERDES en modo tx no genera el modelo de simulación VHDL?

Entorno

    Intel® Quartus® Prime Pro Edition
    LVDS SERDES Intel® FPGA IP
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Debido a un problema en la versión 17.0 y posteriores del software Intel® Quartus® Prime Pro Edition, es posible que vea que la pi de LVDS SERDES Altera no se puede generar. Este problema se produce cuando la PI está en el modo Tx y ha seleccionado VHDL para el modelo de simulación.

Resolución

Para solucionar este problema, genere el modelo de simulación en Verilog HDL.

Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.

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