ID del artículo: 000080373 Tipo de contenido: Resolución de problemas Última revisión: 27/11/2024

¿Por qué la interfaz Stratix® 10 Avalon® -MM para PI de PCIe* con DMA interno envía el estado "Listo" del motor de lectura antes de que se complete la transferencia de datos?

Entorno

  • Intel® Quartus® Prime Pro Edition
  • Hard IP Avalon-MM Intel® Stratix® 10 para PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Este problema se debe a una condición de carrera de ruta de datos. La actualización del estado del motor de lectura DMA "Listo" y los datos de finalización se dividen internamente en dos (2) rutas/búferes diferentes. Los datos toman una ruta más larga hacia el esclavo Avalon® -MM en comparación con la actualización de estado.

    Resolución

    Esta condición de carrera de la ruta de datos se observa fácilmente en la simulación. Sin embargo, el estado del motor de lectura "Listo" reportado unos ciclos de reloj antes de la finalización de la transferencia de datos no será un problema en los sistemas de hardware reales debido a la latencia.

    Productos relacionados

    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Stratix® 10

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