¿Por qué veo que la temporización de la recuperación va desde el usr_rst_r hasta el iopll_mac_clk en Intel Agilex® 7 dispositivos cuando se utilizan variantes PAM4 del Intel® FPGA IP interlaken IP Core (2ª generación)?

Debido a un problema con la implementación PAM4 del Intel® FPGA IP Interlaken IP Core (2ª generación), la conclusión del cierre del tiempo de recuperación se puede ver desde usr_rst_r hasta iopll_mac_clk en Intel Agilex® 7 dispositivos en Intel® Quartus® Software Prime Pro Edition v19.2. Este problema se debe a un problema de modelado que da por sentado incorrectamente que usr_rst_r ser sincronizado con el reloj de referencia IOPLL. La Guía del usuario de IOPLL indica que el puerto de restablecimiento es asincrónico al reloj de referencia.

El fallo en el tiempo de recuperación desde el usr_rst_r hasta el iopll_mac_clk es falso y puede ser insoportado de manera segura.

Este problema está programado para ser solucionado en un futuro lanzamiento del software Intel® Quartus® Prime Pro Edition.