Debido a un problema de rounding con la Intel® Arria® 10 FPGA LA IP DDR4 en la versión 14.1 del software Quartus® II, es posible que el tiempo de cuatro ventanas activas DDR4 que se ve durante la simulación de RTL no coincida con la configuración de tFAW en la GUI de IP DDR4, lo que dará lugar a una menor eficiencia.
Un ejemplo de cuando es posible que vea esto es con el parámetro de frecuencia de reloj de memoria IP establecido en 1066.667 MHz.
Como solución alternativa, modifique la frecuencia del reloj de la memoria. En el ejemplo anterior, cambie la frecuencia de reloj de memoria de 1066,667 MHz a 1066,666 MHz y, a continuación, vuelva a generar el IP DDR4.
Está previsto que este problema se corriga en una versión futura del software Quartus II.