ID del artículo: 000080126 Tipo de contenido: Resolución de problemas Última revisión: 21/08/2023

¿Por qué mi IP dura de Stratix® V para PCI Express en configuración Gen3 no se vincula a L0 después de alternar el pin PERST en la simulación?

Entorno

  • PCI Express*
  • Simulación
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Al simular Stratix® V y Arria® V GZ Hard IP para PCI Express® como punto final, la IP dura de PCIe puede atascarse a gran velocidad. Recuperación si la IP dura se restablece después de vincularse a Gen3 L0. Este es un problema conocido en el modelo de simulación y no tiene ningún impacto en el hardware.

    Resolución

    El problema se solucionará en una versión futura del software Quartus® II.

    Productos relacionados

    Este artículo se aplica a 4 productos

    FPGA Arria® V GZ
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Stratix® V GX

    Descargo de responsabilidad

    1

    Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

    El contenido de esta página es una combinación de la traducción humana y automática del contenido original en inglés. Este contenido se ofrece únicamente para su comodidad como información general y no debe considerarse completa o precisa. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.