ID del artículo: 000079664 Tipo de contenido: Mensajes de error Última revisión: 13/04/2023

Error: el nodo de bloque IR FIFO USERDES 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2' no está conectado correctamente en el puerto "WRITECLK"

Entorno

  • Edición de suscripción de Intel® Quartus® II
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descripción

    Debido a un problema en la versión 12.1 y posteriores del software Quartus® II, es posible que vea este error en Cyclone® dispositivos V cuando se utiliza el ALTLVDS_RX Intel FPGA IP en modo de bucle externo con bloqueo de fase (PLL).

    Error: El nodo del bloque IR FIFO USERDES 'lvds_rx:lvds_rx_inst0|altlvds_rx:ALTLVDS_RX_component|lvds_rx_lvds_rx:auto_generated|sd2' no está conectado correctamente en el puerto "WRITECLK". Debe estar conectado a uno de los puertos válidos que se enumeran a continuación. Información: se puede conectar al puerto LOADEN de arriav_pll_lvds_output WYSIWYGInfo: se puede conectar al puerto OUTCLK de generic_pll WYSIWYGInfo: se puede conectar al puerto LVDSCLK de cyclonev_pll_lvds_output WYSIWYGInfo: se puede conectar al puerto OUTCLK de arriav_clkena WYSIWYG

    Resolución

    Para evitar este problema, se debe insertar un búfer LVDS entre el PLL externo y la instancia de ALTLVDS en el rx_inclock y los puertos rx_enable .

    Consulte la solución relacionada en la sección Artículos relacionados para obtener información sobre cómo agregar un búfer LVDS intermedio entre los Intel FPGA IP externos PLL y ALTLVDS.

    Productos relacionados

    Este artículo se aplica a 6 productos

    FPGA Cyclone® V GT
    FPGA Cyclone® V E
    FPGA Cyclone® V GX
    FPGA de sistema integrado en chip Cyclone® V SX
    FPGA de sistema integrado en chip Cyclone® V SE
    FPGA de sistema integrado en chip Cyclone® V ST

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