Verá este mensaje de error si se asigna otro pin con estándares de E/S de 3,0 V o 3,3 V junto a la ubicación del pin DCLK en los dispositivos Cyclone® III y Cyclone® IV E en el paquete QFP y Cyclone® IV GX en el paquete QFN.
Esto restringe la proximidad de entradas y salidas estándar de E/S seleccionadas al pin DCLK en los paquetes QFP (Cyclone® III y Cyclone® IV E) y QFN (Cyclone® IV GX). Por ejemplo, si una E/S utiliza estándares de E/S de 3,0 V o 3,3 V, se debe separar un alfombrilla de separación entre la E/S y DCLK para los paquetes QFP y QFN. Por lo tanto, debe tener cuidado de no asignar ningún pin con normas de E/S de 3,0 V o 3,3 V a la ubicación del pin DCLK. Se permite que los estándares de E/S de 2,5 V estén al lado del pin DCLK.
Esta restricción de ubicación de E/S minimiza el acoplamiento de ruido de las E/S cercanas al pin DCLK. Por lo tanto, el software Quartus® II verifica esta restricción.
Si el pin del problema tiene una velocidad de alternancia muy baja (por ejemplo, pin de restablecimiento), puede aplicar una asignación de E/S MAX TOGGLE RATE de 0 MHz en ese pin de extremo único para omitir este mensaje de error.
No es recomendable aplicar una configuración de E/S MAX TOGGLE RATE de 0 MHz a ningún pin que cambie de forma activa. Se aplican las reglas de colocación de pines en el software Quartus® II para garantizar que las señales ruidosas no corrompan las señales cercanas. Si utiliza la configuración E/S MAX TOGGLE RATE en los pines de conmutación para omitir estas reglas de ubicación, es posible que el diseño no funcione tal como está previsto.