ID del artículo: 000078919 Tipo de contenido: Resolución de problemas Última revisión: 06/04/2023

Cuando se utilizan Mac y PHY de Ethernet MAC y PHY de 40 y 100 Gbps de baja latencia, ¿es posible que tanto el inicio del paquete como el final de las señales de paquete se afirme en el mismo ciclo de reloj?

Entorno

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Sí, cuando se reciben fotogramas fragmentados o cortos, los Intel® FPGA IP ethernetes MAC y PHY de 40 y 100 Gbps de baja latencia pueden hacer valer tanto el inicio del paquete (l<n>_rx_startofpacket/dout_sop) como el final del paquete (l<n>_rx_endofpacket/dout_eop) en el mismo ciclo de reloj .

Resolución

N/A

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