Debido a un problema en la versión 12.0 y posteriores del software Quartus® II, los modelos de simulación para los PLL_RECONFIG Intel FPGA IP no muestran con precisión el comportamiento cuando se utiliza la señal mgmt_reset . Cuando se afirma, la señal de mgmt_reset en simulación no puede restaurar la PLL a la configuración de parámetros inicial que se estableció con el archivo de configuración FPGA.
Por ejemplo, si reconfigura la PLL con parámetros no válidos, la PLL puede perder el bloqueo. Una vez que está en una pérdida de la condición de bloqueo, el controlador de reconfiguración no acepta mgmt_write comandos, el registro de estado indica un estado ocupado y se afirma la señal de mgmt_waitrequest . La única manera de recuperar el PLL de esta condición es hacer valer la señal mgmt_reset para restaurar la configuración de PLL original.
La capacidad de la señal mgmt_reset para restaurar la configuración original de PLL no se incluye actualmente en los modelos de simulación.
Este problema se corrige a partir de la Intel® Quartus® Prime Pro o el software Standard Edition versión 13.0 .