Este error puede verse en las versiones 13.1 y posteriores del software Quartus® II al implementar la ALTLVDS_RX IP con Altera_PLL externo y la alineación de fase dinámica (DPA) habilitada con más de dos canales en dispositivos de Arria® V.
Para evitar esto, en primer lugar, complete los pasos para implementar ALTLVDS_RX y ALTLVDS_TX con modo PLL externo como se describe en las soluciones relacionadas.
Luego, después de ejecutar Análisis y síntesis en el software Quartus II, copie el módulo lvds_rx_lvds_rx del contenido del archivo db/lvds_rx_lvds_rx.v al archivo lvds_rx.v.
Esto agregará el módulo lvds_rx_lvds_rx al archivo lvds_rx.v.
Asegúrese de que todas las apariciones de rx_dpaclock sean de 8 bits y que todas las conexiones de rx_dpaclock sean correctas.
Por ejemplo,
.dpaclkin(rx_dpaclock),
En lugar de:
.dpaclkin({8{rx_dpaclock}}),