Descripción
Sí, debido a un error en el editor de parámetros PHY de baja latencia, puede seleccionar frecuencias REFCLK ilegales para Stratix® dispositivos V GT. Las frecuencias REFCLK válidas se basan en una relación divisora de velocidad de datos de 16 o 20 y también deben considerar la F (máx.) del pin REFCLK del dispositivo.
Por ejemplo, una velocidad de datos de 25 Gbps podría resultar en una REFCLK de 781,25 MHz o de 625 MHz. Dado que el pin REFCLK es de 717 MHz, la única frecuencia REFCLK válida sería de 625 MHz.
Resolución
Este problema se corrigió en la versión 13.0 del software Quartus® II.