No, no puede utilizar Intel Agilex® 7 FPGA pines IP duros dedicados I_PIN_PERST_N serie I, R-Tile y REFCLK_GXR en su diseño de estructura de FPGA.
Los pines dedicados I_PIN_PERST_N_GXR y REFCLK_GXR[R,L][14A,14C,15A,15C] _CH[0,1]P/N se conectan únicamente al silicio R-Tile Hard IP. No se conectan al tejido FPGA. Si intenta utilizar los pines de IP duro dedicados de R-Tile en su diseño de estructura de FPGA con el software Intel® Quartus® Prime Pro Edition versión 21.2 y anteriores, es posible que vea el siguiente error interno:
Error interno: subsistema: PTI, archivo: /quartus/tsm/pti/pti_tdb_builder.cpp, línea: 1357
El borde IC desde el átomo src FALCONMESA_IO_IBUF:OUT (Id: 2282, con RE_GID asociado: Ninguno) hasta el átomo dst FALCONMESA_FF:ACLR (Id: 610, con RE_GID: 4294967295) asociado tiene un retraso cero cuando no se espera y no se enruta (borde de src 22292 <signal_name> a dst 14055 <user_signal_name>)
Error interno: subsistema: PTI, archivo: /quartus/tsm/pti/pti_tdb_builder.cpp, línea: 1357
El borde IC desde el átomo src FALCONMESA_IO_IBUF:OUT (Id: 2268, con RE_GID asociado: Ninguno) hasta el átomo dst NADDER_LCELL_COMB:DATAF (Id: 2342, con RE_GID: 4294967295) asociado tiene un retraso cero cuando no se espera y no se enruta (el borde de src 22145 <user_signal_name> a dst 22200 <user_signal_name>)
Para solucionar este problema, desconecte el diseño de tejido de FPGA de los pines I_PIN_PERST_N_GXR y REFCLK_GXR[R,L][14A,14C,15A,15C]_CH[0,1]P/N .