En algunos diseños de Stratix® 10 FPGA, el banco de E/S de 3 V no se utilizará como entrada y salida de señal de 3,0 V. Y VCCIO3V se conectará a la fuente de alimentación, que no es de 3.0V, sino, como 1.8V o 1.2V, que podría compartir el mismo plano de potencia con otros bancos.
En esta condición, a los pines dedicados nPERST[L,R][0:2] se les debe asignar un estándar de E/S que no sea de 3,0 V.
Por lo tanto, el error de ajuste puede encontrarse cuando los pines nPERST[L,R][0:2] se asignan a un estándar de E/S de 3.0-V sin ninguna asignación adicional.
Agregue 'set_instance_assignment -name USE_AS_3V_GPIO ON -to <signal>' a su archivo QSF si está intentando intencionalmente utilizar un estándar que no sea de 3.0-V en este pin.
Por ejemplo:
set_instance_assignment -name IO_STANDARD "1,8 V" -to pcie_rstn_pin_perst -entity pcie_example_design
set_instance_assignment -name USE_AS_3V_GPIO ON -to pcie_rstn_pin_perst -entity pcie_example_design