Debido a un problema en el software Intel® Quartus® Prime Pro Edition versión 18.1, puede producirse una advertencia crítica incorrecta al compilar el diseño, incluidos dos PLLs ATX que funcionan con la misma frecuencia de VCO (dentro de 100 MHz) incluso si se han seguido las reglas de ubicación a continuación (advertencia crítica a continuación después de la lista de puntos).
- Para las frecuencias VCO ATX PLL entre 7,2 GHz y 11,4 GHz, cuando dos PLLs ATX operan con la misma frecuencia de VCO (dentro de 100 MHz), deben colocarse 7 PLLs ATX separados (omitir 6).
- Para las frecuencias del VCO ATX PLL entre 11,4 GHz y 14,4 GHz, cuando dos PLLs ATX operan con la misma frecuencia de VCO (dentro de 100 MHz) y canales GX de unidad, se deben colocar 4 PLLs ATX separados (omitir 3).
- Para las frecuencias del VCO ATX PLL entre 11,4 GHz y 14,4 GHz, cuando dos PLLs ATX operan a la misma frecuencia de VCO (dentro de 100 MHz) y canales GT de unidad, se deben colocar 3 PLLs ATX separados (omitir 2).
- Para dos PPL ATX que proporcionan el reloj serie para PCIe*/PIPE Gen3, deben colocarse separados 4 ATX PLL (saltar 3).
Advertencia crítica(18234): Los PPL DE ATX:xcvr_atx_pll_a10_0|a10_xcvr_atx_pll_inst|twentynm_atx_pll_inst y:xcvr_atx_pll_a10_0|a10_xcvr_atx_pll_inst|twentynm_atx_pll_inst están separados por PPL ATX. Para las frecuencias VCO ATX PLL entre 11,4 GHz y 14,4 GHz, cuando funcionan dos PLLs ATX con la misma frecuencia de VCO (dentro de 100 MHz), se deben colocar 5 PLLs ATX separados.
Este problema se corrigió en Intel® Quartus® versión 19.1 del software Prime Pro Edition.