Este es un comportamiento esperado. Verá que el uso de "PLLs totales" es 0 si solo crea instancias de Intel® Stratix® 10 canales de transceptores de mosaico electrónico FPGA en el diseño. El Intel® Stratix® 10 FPGA ciclo bloqueado por fase (PLL) del canal de transceptor E-tile no se contará en el resumen total de PLS.
Por ejemplo, si utiliza Intel® Stratix® dispositivo 10 1ST280EY2F55 y crea instancias de cuatro canales de transceptores de mosaico electrónico. Después de la compilación, todavía verá "PLLs totales 0/64(0%)" en el resumen de flujo del informe de compilación.
Todas las PLLs que se muestran en el informe de compilación son exclusivas de los Intel® Stratix® 10 PLLs de transceptores IOPLL y H-tile. Para Intel® Stratix® dispositivo 10 1ST280EY2F55, los 64 PLLs totales constan de 24 IOPLLs, 8 x 5PLLs de H-tile, 8 PLLs de PLLs de transceptor H-tile y 24 PLLs de CDR de transceptor H-tile. Intel® Stratix® 10 FPGA las PPL del canal del transceptor E-tile no se cuentan.