ID del artículo: 000077360 Tipo de contenido: Resolución de problemas Última revisión: 15/11/2024

¿Se pueden afirmar las señales start_of_burst y end_of_burst al mismo tiempo para la IP de Serial Lite III FPGA en dispositivos Arria® 10 y Stratix® 10?

Entorno

    Intel® Quartus® Prime Pro Edition
    Transmisión Serial Lite III FPGA IP Intel®
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descripción

Sí. La IP de Serial Lite III FPGA admite una duración de ráfaga de un ciclo mínima para la interfaz de datos de origen. Puede afirmar las señales start_of_burst y end_of_burst en el mismo ciclo de reloj para los datos de origen de un ciclo.

Resolución

N/A

Más información

N/A

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Este artículo se aplica a 2 productos

FPGA de SoC y FPGA Intel® Stratix® 10
FPGA de SoC y FPGA Intel® Arria® 10

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Descargo de responsabilidad

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