ID del artículo: 000077025 Tipo de contenido: Resolución de problemas Última revisión: 15/08/2023

Cuando se utiliza la PI hard E-Tile para Ethernet Intel® FPGA IP variantes PTP 10G/25G, ¿el analizador de sincronización informa o_sclk señal como un reloj sin restricciones?

Entorno

    Intel® Quartus® Prime Pro Edition
    E-tile Hard IP para Ethernet FPGA IP Intel®
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descripción

Cuando se utiliza E-Tile Hard IP para Ethernet Intel® FPGA IP variantes PTP 10G/25G , la señal de o_sclk es un pulso asíncrono enrutado a través de la red de reloj. El analizador de sincronización identifica incorrectamente la señal de o_sclk como una fuente de reloj y la informa como un reloj sin restricciones.

Resolución

No se requiere ninguna solución, puede ignorar sin problemas este análisis del analizador de tiempo de o_sclk como un reloj sin restricciones.

Productos relacionados

Este artículo se aplica a 3 productos

FPGA Intel® Strantix® 10 TX
FPGA Intel® Stratix® 10 DX
FPGAs y FPGAs de sistema integrado en chip Intel® Agilex™ serie F

1

Descargo de responsabilidad

1

Todas las publicaciones y el uso de los contenidos de este sitio están sujetos a los Términos de uso de Intel.com.

El contenido de esta página es una combinación de traducción humana y automática del contenido original en inglés. Este contenido se proporciona únicamente para su comodidad como información general y no debe considerarse como completo o preciso. Si hay alguna contradicción entre la versión en inglés de esta página y la traducción, prevalecerá la versión en inglés. Consulte la versión en inglés de esta página.