ID del artículo: 000077021 Tipo de contenido: Resolución de problemas Última revisión: 15/08/2023

¿Por qué el registro de control de ecualización de carril de la Intel® Arria® 10 PCIe* Hard IP almacena un valor preestablecido inicial incorrecto cuando funciona como punto final en modo Gen3?

Entorno

  • Intel® Quartus® Prime Standard Edition
  • Intel® Quartus® Prime Pro Edition
  • Hard IP Arria® 10 Cyclone® 10 Intel® para PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descripción

    Debido a un problema de silicio, la Intel® Arria® 10 PCIe* IP dura captura el valor inicial de "Transmitter Preset" y "Receiver Preset Hint" de cada TS recibido, en lugar de hacerlo del EQ TS cuando opera como un endpoint en modo Gen3, esto causa que los valores almacenados de "Upstream Port 8.0 GT/s Transmitter Preset" y "Upstream Port 8.0 GT/s Receiver Preset Hint" sean incorrectos.

    Resolución

    No hay disponible ninguna solución para este problema de silicio. Este problema no afecta al entrenamiento de enlaces y, por lo tanto, se puede aprovechar de forma segura.

    Debido a este problema, no consulte el "Registro de control de ecualización de carril" para comprobar el ajuste preestablecido capturado inicial y la sugerencia preestablecida cuando la IP física PCIe* Intel® Arria® 10 esté funcionando como punto final en modo Gen3.

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    Este artículo se aplica a 1 productos

    FPGA de SoC y FPGA Intel® Arria® 10

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